基材损耗过大：选用的基材 tanδ 超标（如设计用 tanδ=0.0037 的 Rogers 4350B，实际用 tanδ=0.006 的普通 FR-4），或基材吸水导致 tanδ 升高；

导体损耗过大：PCB 表面处理用喷锡（HASL）而非镀银，或铜箔表面粗糙度过大（Ra>0.5μm），趋肤效应导致电流传输损耗增加；

布线设计不当：线路存在直角、过孔过多，或线宽过细（如设计 0.3mm，实际 0.2mm），增加传输线的串联电阻。

第一步：检测基材参数 —— 用 “介电常数测试仪” 测基材的 εᵣ和 tanδ，若 tanδ 超标，需更换低损耗基材（如 Rogers 4350B、PTFE）；若基材吸水，需重新干燥（温度 100℃，时间 2 小时）后复测；

第二步：检查表面处理与铜箔粗糙度 —— 用 “台阶仪” 测表面镀层厚度（镀银需≥3μm），用 “原子力显微镜（AFM）” 测铜箔表面粗糙度，若 Ra>0.5μm，需更换低粗糙度铜箔（如 RA 铜箔，Ra<0.2μm），或改用镀银表面处理；

第三步：优化布线设计 —— 用 PCB 设计软件检查线路是否有直角、过孔数量，将直角改为 45° 角或圆弧，减少过孔（每减少 1 个过孔，损耗降低 0.1-0.2dB），若线宽过细，按阻抗计算重新调整线宽（如将 0.2mm 线宽增至 0.3mm）。

设计计算误差：未考虑阻焊层影响，或介电常数取值与实际基材不符（如设计用 εᵣ=4.4，实际基材 εᵣ=4.8）；

制造工艺偏差：线宽偏差（设计 0.3mm，实际 0.35mm）、层间距偏差（设计 0.2mm，实际 0.18mm），或铜箔厚度偏差（设计 0.035mm，实际 0.05mm）；

过孔寄生参数：过孔未做阻抗匹配，引入额外的寄生电容（C>0.5pF），导致局部阻抗突变。

第一步：复核设计计算 —— 用实际基材的 εᵣ（厂家提供的批次检测报告）重新计算线宽，若未考虑阻焊层，需将线宽调整（如原计算 0.3mm，增加 0.02mm 抵消阻焊层影响）；

第二步：检测制造偏差 —— 用 “激光测厚仪” 测线宽（公差 ±0.02mm），用 “千分尺” 测层间距（公差 ±0.01mm），若偏差超标，需调整制造工艺（如线宽偏差需校准曝光机参数，层间距偏差需调整层压压力）；

第三步：优化过孔设计 —— 在过孔旁增加接地过孔（间距≤0.5mm），形成 “信号过孔 - 地过孔” 的屏蔽结构，减少寄生电容；或采用 “阻抗匹配过孔”（如在过孔周围设计圆形接地盘，调整接地盘直径，使过孔阻抗与传输线匹配）。

叠层设计不合理：信号层与接地层间距过大（>0.2mm），导致信号回路面积增加，辐射增强；或未设置独立接地层，电源噪声耦合到信号层；

布线不规范：高频差分对未平行等距，或长度差过大（>5mil），导致差分信号不平衡，辐射增加；或高频线路靠近 PCB 边缘（<1mm），信号易向外辐射；

接地设计不当：接地过孔数量不足（如每 10mm 传输线未配接地过孔），或单点接地（高频下单点接地会形成较大的接地阻抗，导致噪声无法有效泄放）。

第一步：优化叠层 —— 将信号层与接地层间距缩小至 0.1-0.15mm，增加独立接地层（如 6 层板设置 2 层接地层），形成 “信号 - 地” 紧密耦合，减少回路面积；

第二步：规范布线 —— 重新调整差分对布线，确保平行等距，长度差 < 5mil；将高频线路远离 PCB 边缘（≥1mm），若空间有限，可在边缘布接地过孔（间距 5mm），形成屏蔽；

第三步：改善接地 —— 高频 PCB 采用 “多点接地”（接地过孔间距≤5mm），在高频芯片的电源引脚旁增加 “去耦电容”（0.1μF 陶瓷电容，靠近引脚），抑制电源噪声；在信号线路两侧布接地过孔，形成 “接地屏蔽墙”，减少外部干扰耦合。

层压参数不当：温度过高（超过基材耐温上限）、压力不足（<30kg/cm²），或真空度不够（>10Pa），导致层间空气无法排出，形成气泡；

基材预处理不彻底：基材表面残留水分、油污，或表面粗糙度过低（Ra<0.2μm），导致层间结合力不足，出现气泡或分层；

冷却速率过快：层压后降温速率 > 2℃/min，导致 PCB 上下表面收缩不一致，产生翘曲。

第一步：调整层压参数 —— 降低层压温度（如从 190℃降至 180℃，不超过基材 Tg 值），增加压力（至 40-50kg/cm²），提高真空度（<5Pa），确保层间空气充分排出；

第二步：重新预处理基材 —— 用异丙醇彻底清洁基材表面，重新进行等离子处理（功率 200W，时间 60 秒），确保表面粗糙度 Ra=0.2-0.4μm；

第三步：控制冷却速率 —— 将降温速率降至 1-1.5℃/min，若翘曲仍超标，可在层压后进行 “压平处理”（温度 120℃，压力 20kg/cm²，时间 30 分钟）。