信号完整性基础：从理论到工程影响

信号完整性（SI）是高速数字设计的核心议题，它关注信号在 PCB 传输过程中保持质量的能力。在 GHz 级别的高速系统中，信号不再是简单的电压变化，而是以电磁波形式在传输线中传播的能量载体。当信号传输路径的阻抗发生突变时，部分能量会被反射回源端，这种反射现象是导致信号失真的主要原因之一。理论上，当传输线特性阻抗（Z?）与负载阻抗完全匹配时，反射系数为零，信号能量可完全传输。例如 50Ω 传输线连接 50Ω 负载时几乎无反射，而连接 100Ω 负载时反射系数达 0.33，约 11% 的能量会被反射造成信号振铃。

电子系统中信号完整性问题主要表现为反射、串扰、抖动和电源噪声四大类。反射产生的过冲和下冲可能超过芯片耐压值导致硬件损坏；邻近信号线间的电磁耦合产生串扰，在高速总线中可能引发数据错误；时钟信号的抖动会缩小建立 / 保持时间窗口，降低系统时序裕量；而电源分配网络的阻抗会导致电压波动，直接干扰信号质量。在服务器、交换机等核心设备中，这些问题可能导致系统崩溃、数据丢失甚至硬件永久损坏，因此信号完整性设计直接关系到产品的可靠性和市场竞争力。

阻抗标准的选择是信号完整性设计的基础。50Ω 作为单端信号的 "黄金标准"，源于早期雷达系统对功率容量和衰减的平衡需求 ——30Ω 时衰减最小，77Ω 时功率容量最大，50Ω 是两者的折中方案并被美军标确立为标准。这一标准在 PCB 设计中具有良好的工艺兼容性，对于 FR-4 材质（介电常数 4.4）和 1oz 铜箔，50Ω 微带线的线宽约 5mil，介质厚度 4mil，完全在常规 PCB 制造能力范围内。

差分信号采用 100Ω 或 90Ω 阻抗标准有其特殊逻辑。理想情况下，单端阻抗 50Ω 的差分对理论差分阻抗为 100Ω，这一标准被 USB、LVDS 等接口采用。而 PCIe 2.0/3.0 采用 90Ω 则是考虑实际布线中的耦合效应 —— 紧密排列的差分线会因互感降低有效阻抗，90Ω 是工艺可行性与电气性能的折中选择。理解这些阻抗标准的物理意义，而非机械套用数值，是信号完整性设计的第一步。

信号完整性问题的产生往往源于设计阶段对高速效应的忽视。当信号边沿时间小于传输线延时的 20% 时，必须将其视为高速信号进行传输线设计。例如 1ns 边沿时间的信号在 FR-4 介质中传输超过 6 英寸时，就会出现明显的反射现象。因此，工程设计中需要根据信号速率和边沿时间，提前规划传输线特性，从源头避免信号完整性问题。