IC设计流程和工具概述-工程师必备

集成电路（IC）设计分为前端设计（逻辑设计）和后端设计（物理设计）。虽然没有严格分开，但后端设计通常涉及与流程相关的任务。以下是每个阶段使用的关键步骤和工具的概述。

前端设计流程

1. 规格定义

该过程首先定义芯片的规格，根据提供给无晶圆厂设计公司的客户要求概述所需的功能和性能指标。

2. 详细设计

设计人员开发解决方案和架构，根据规格将芯片分解为功能模块。

3. HDL编码

模块功能使用硬件描述语言 （HDL）（主要是 Verilog HDL）来描述，以创建表示硬件行为的寄存器传输级别 （RTL） 代码。

工具：

• 语言输入：VisualHDL 峰会，Mentor Renoir
• 图形输入：Cadence Composer、Viewlogic 视图绘制

4. 模拟和验证

仿真根据规范验证设计的正确性。这个迭代过程称为预仿真（功能、行为或逻辑仿真），可确保符合要求。布局后仿真（时序仿真）稍后进行。

Verilog HDL 工具：

• 导师模特
• 新思科技VCS
• Cadence NC-Verilog、Verilog-XL

VHDL 工具：

• 导师模特
• 新思科技 VSS
• Cadence NC-VHDL，Leapfrog

5. 逻辑综合

验证后，HDL代码使用逻辑合成转换为门级网表，并受到面积和时序目标的约束。由于标准单元参数的变化，合成库的选择会影响电路的时序和面积。

工具：

• 新思科技设计编译器、行为编译器、DC-Expert
• Cadence Buildgates，Envisia Ambit
• 导师莱昂纳多

6. 静态时序分析 （STA）

STA 验证时序，检查可能妨碍寄存器中准确数据采样的设置和保持时间违规行为，从而确保可靠的芯片功能。

工具：

• 新思科技黄金时段
• 节奏珍珠，Tempus
• 导师 SST 速度

7. 形式验证

形式验证通常通过等效性检查来确保合成的网表在功能上与经过验证的HDL设计相匹配，确认逻辑综合保留了原始功能。

工具：

• 新思科技手续
• Cadence LEC，FormalCheck
• Mentor FormalPro

前端设计以门级网表结束。

后端设计流程

1. 测试设计 （DFT）

DFT 结合了测试电路，例如扫描链，通过将不可扫描的单元（例如寄存器）转换为可扫描的单元来增强可测试性。

工具：

• BSCAN（IO 焊盘测试）：Mentor BSDArchitect，新思科技 BSD 编译器
• MBIST（内存测试）：导师 MBISTArchitect， Tessent MBIST
• ATPG（标准逻辑测试）：Mentor TestKompress、Synopsys TetraMAX（ATPG 生成）、Synopsys DFT 编译器（扫描链插入）

2. 平面规划

布局规划定位宏单元、IP 模块、RAM 和 I/O 引脚，确定芯片的布局并直接影响其最终面积。

工具：

• Synopsys Astro， 物理编译器， IC编译器
• Cadence Encounter、PKS、Silicon Ensemble、设计规划师

3. 时钟树合成 （CTS）

CTS 将时钟信号对称地路由到寄存器，最大限度地减少偏斜并确保来自时钟源的均匀延迟，这对于同步设计至关重要。

工具：

• Synopsys 时钟树编译器
• Cadence CT-Gen

4. 地点和路线

放置和布线将网表转换为物理布局，用金属线连接标准单元（逻辑门）。工艺节点（例如，0.13¦Ìm、90nm）是指最小导线宽度或MOS晶体管通道长度。

工具：

• Synopsys Astro， 物理编译器， IC编译器
• Cadence Encounter、PKS、Silicon Ensemble、设计规划师

5. 寄生提取

寄生效应（电阻、电感、电容）会导致噪声、串扰和反射，从而影响信号完整性。提取和分析寄生效应对于防止信号失真至关重要。

工具：

• 新思科技 Star-RCXT
• Mentor Calibre xRC 型
• 节奏 Assura RCX

6. 实物验证

物理验证确保布局满足功能和时序要求，包括：

• LVS（布局与原理图）：将布局与门级网表进行比较。
• DRC（设计规则检查）：根据工艺规则验证导线间距和宽度。

工具：

• 新思科技大力神
• 节奏德古拉、天后、阿苏拉
• 导师口径

仿真后（时序仿真）使用与预仿真相同的工具考虑实际延迟。接下来可能会进行功率分析和可制造性设计 （DFM） 等其他步骤。

结论

经过物理验证，芯片设计完成。格式为 GDSII 的布局被送到代工厂在硅片上制造，然后进行封装和测试以生产最终芯片。