Verilog设计指南概述

介绍

Verilog 指南对于良好的 IC 设计至关重要。本文介绍编码实践、模块实例化、运算符和模块设计模板。目标：使用最简单、最清晰的方法生成可读且高效的代码。

1. 编码实践

1. 应避免使用未使用的语法。
2. 使用一组有限的语法样式;主要样式如下所述。
3. 电路设计结构可以通过几种常见的方式进行组织;选择最适合设计的一种。
4. 下面列出了电路设计的要点。

[1] 一个始终块应该只驱动一个信号。

不要总是写入驱动多个独立信号的块。相反，结构代码，因此每个始终块描述了单个信号是如何产生的;这简化了调试、分析和维护。

[2] 一个信号应该只由一个 always 块驱动。

避免在多个 always 块中分配相同信号的设计。

[3] 始终块应描述信号取特定值的条件。应考虑所有相关条件。

[4] 条件应该只使用 if-else 和 case 语句。不要使用其他形式，包括 casex。

[5] 包含 posedge 或 negedge 的块总是描述 D 触发器并且是顺序逻辑。

[6] 当需要立即结果时使用组合逻辑;当一个周期的延迟是可以接受的或需要的时，使用顺序逻辑。

2. 模块实例化

1. 了解从简单到复杂案例的实例化。
2. 使用一致的实例化样式。
3. 参数化实例化：在适当的情况下使用参数配置模块。请参阅参数用法。

3. 运营商

1. 信号类型：reg 和 wire。
2. 参数：参数。
3. 算术运算符：+、-、*、/、%。
4. 赋值运算符：= 和 <=。
5. 关系运算符：>、<、>=、<=。
6. 逻辑运算符：&&、||、！。
7. 按位运算符：~、|、^、&。
8. 班次操作员：<<、>>。
9. 串联运算符：{ }。

4. 模块设计模板

1. 在编码之前分析电路功能。
2. 根据设计要求重构和修改模块边界。