信号层堆叠的秘密：优化性能并最大限度地降低EMI

如果您希望优化 PCB 设计以获得更好的性能和更低的电磁干扰 （EMI），那么了解 PCB 信号层叠层是关键。设计良好的叠层，具有适当的信号层顺序、信号层中的 EMI 降低、信号层阻抗控制和参考平面接近度，可确保高速信号平稳传输，同时将噪声降至最低。在这份全面的指南中，我们将揭示制定有效叠层的秘诀，以提高性能并控制 EMI。

什么是 PCB 信号层叠层，为什么它很重要？

PCB 信号层叠层是指印刷电路板内导电层的排列，包括信号层和参考层（如接地层和电源层）。这种结构决定了信号如何传播、它们遇到的干扰量以及电路板管理配电的能力。设计不佳的叠层会导致信号衰减、串扰和过度的 EMI，从而导致系统故障或合规性问题。

对于信号速度可能超过 1 GHz 的现代高速设计，适当的叠层至关重要。它通过控制阻抗来确保信号完整性，通过提供干净的返回路径来降低 EMI，并提高电路板的整体可靠性。无论您是为简单设备制作 4 层板，还是为复杂电子设备制作 12 层板，掌握叠层设计都是必不可少的。

实现最佳性能的信号层顺序基础知识

PCB 叠层中信号层的顺序直接影响信号质量和 EMI。主要目标是将高速信号层放置在靠近其参考平面（接地或电源）的位置，以保持一致的阻抗并为信号提供低电感返回路径。以下是处理信号层顺序的方法：

• 顶层和底层：将这些用于低速信号或组件。外层的高速信号更容易受到 EMI 辐射，因为它们的一侧没有相邻的参考平面。

• 内层：将高速信号放置在夹在参考平面之间的内层。对于 4 层板，常见的叠层是信号-接地-电源-信号，确保每个信号层都靠近参考平面。

• 图层分组：将相关信号（如差分对）分组在同一层上，以最大限度地减少偏斜并保持时序完整性。

例如，在 6 层 PCB 中，典型的叠层可能是信号-接地-信号-信号-功率-信号。这确保了每个信号层都有一个附近的参考平面，从而降低环路电感和EMI。研究表明，在高速设计中，层排序不当会使串扰增加多达 30%，因此尽早规划叠层至关重要。

降低信号层中的 EMI：关键策略

电磁干扰 （EMI） 会破坏信号完整性并导致您的设计未通过监管测试。有效降低信号层的 EMI 始于深思熟虑的叠层设计。以下是最大限度地减少 EMI 的行之有效的策略：

1. 使用连续参考平面：确保接地层和电源层在信号层下方不间断。参考平面中的间隙或分裂会迫使返回电流采用更长的路径，从而产生辐射 EMI 的更大环路。在某些情况下，固体接地层可以将辐射发射减少多达 20 dB。

2. 最小化信号层间距：使信号层靠近其参考平面。信号层与其参考平面之间的间距为5密耳，通常非常适合高速设计，因为它可以减少环路面积和EMI。

3. 避免通过平面分割布线：通过接地层或电源层中的分路路由高速信号可能会导致阻抗不连续和 EMI 增加。如果不可避免地拆分，请始终将信号布线平行于平面边缘。

4. 使用防护跟踪：对于关键信号，在两侧添加连接到地的保护走线，以防止串扰和EMI。这对于混合信号设计中的模拟信号特别有用。

信号层阻抗控制：实现一致性

高速设计中的阻抗失配会导致信号反射，从而导致数据错误和性能下降。信号层阻抗控制是指设计叠层以保持一致的特性阻抗（单端信号通常为 50 欧姆，差分对通常为 100 欧姆）。以下是实现它的方法：

• 层厚和介电常数：信号层与其参考平面之间的距离以及材料的介电常数 （Dk） 决定了阻抗。例如，采用 FR-4 材料 （Dk ≈ 4.2） 的 4 层板上的 50 欧姆走线通常需要 6-8 mils 的走线宽度，并且与接地层的间隔为 5 mils。

• 走线宽度和间距：使用阻抗计算器或仿真工具确定目标阻抗的正确走线宽度和间距。较窄的走线会增加阻抗，而较宽的走线会降低阻抗。

• 参考平面连续性 （Reference Plane Continuity）：确保信号迹线下方的参考平面是连续的。任何中断都会改变阻抗，从而导致反射。例如，附近没有返回过孔的过孔过渡会使局部阻抗增加 10-15%。

保持阻抗控制对于 USB、HDMI 或 PCIe 等高速接口尤为重要，因为信号完整性直接影响数据速率。阻抗仅 10% 的偏差就可能导致 1 GHz 以上频率的显著信号损失。

参考平面邻近度：为什么它很重要

参考平面接近的概念与阻抗控制和 EMI 降低直接相关。信号层越接近其参考平面，耦合越紧密，从而产生更低的环路电感和更好的信号完整性。以下是邻近度很重要的原因：

• 减少的循环面积：信号层和参考平面之间的距离越短，就越能最大限度地减少返回电流的环路面积，从而减少 EMI 辐射。对于高速信号，在标准设计中的目标是 3-5 mil 的间隔。

• 更好的阻抗稳定性：更接近可确保更一致的阻抗，因为信号走线和参考平面之间的电场更强，受外部因素的影响更小。

• 改进的电源完整性：紧密参考平面还通过降低电源轨上的噪声来帮助配电，否则电源轨可能会耦合到信号层中。

在实践中，对于 4 层板，顶部信号层和接地层之间可能有一个 5 密耳的叠层，接地和电源之间有 30 密耳，电源和底部信号层之间还有 5 密耳。这种不对称性通过保持参考平面靠近来优先考虑外层的信号完整性。然而，对于更多层（如 8 层或 10 层），平衡成为避免板厚过大的关键。

不同层数的常见PCB叠层配置

选择正确的叠层取决于电路板的层数和设计要求。以下是各种层数的常见配置，针对信号完整性和 EMI 降低进行了优化：

4 层叠层

• 第 1 层：信号（低速）

• 第 2 层：地面

• 第 3 层：电源

• 第 4 层：信号（低速）

这种设置非常适合经济高效的设计，接地层和电源层为外部信号层提供参考。如果可能，应避免在外层发出高速信号。

6 层叠层

• 第 1 层：信号（低速）

• 第 2 层：地面

• 第 3 层：信号（高速）

• 第 4 层：信号（高速）

• 第 5 层：电源

• 第 6 层：信号（低速）

这种配置允许在具有相邻参考平面的内层上发出高速信号，从而提高 EMI 性能。

8 层叠层

• 第 1 层：信号（低速）

• 第 2 层：地面

• 第 3 层：信号（高速）

• 第 4 层：电源

• 第 5 层：地面

• 第 6 层：信号（高速）

• 第 7 层：电源

• 第 8 层：信号（低速）

多个接地层和电源层为高速信号提供出色的屏蔽和参考，非常适合复杂设计。

设计 PCB 信号层叠层的实用技巧

现在我们已经介绍了核心原则，以下是在设计 PCB 信号层叠层时可应用的可行技巧：

• 尽早计划：在布线之前定义叠层。在设计过程中改变层序可能会破坏阻抗和 EMI 规划。

• 使用仿真工具：利用软件模拟叠层的信号完整性和 EMI 性能。这有助于在制造之前发现问题。

• 查阅材料数据：与您的 PCB 制造商合作，为您的频率范围选择具有合适介电常数 （Dk） 和损耗角正切的材料。

• 测试和迭代：原型设计后，使用示波器或网络分析仪测量信号完整性和 EMI 性能，以验证叠层设计。

掌握叠层以获得卓越的 PCB 性能

打造优化的 PCB 信号层叠层既是一门艺术，也是一门科学。通过仔细规划信号层顺序，专注于降低信号层中的 EMI，确保信号层阻抗控制，并保持参考平面接近度，您可以在设计中实现卓越的性能和可靠性。无论您是在简单的 4 层板还是复杂的多层系统上工作，这些原则都将指导您走向成功。