电路拓扑结构优化 —— 突破共模抑制比性能瓶颈的关键路径

    差分电路的拓扑结构直接决定了差模增益（A_d）与共模增益（A_c）的比值关系，是影响共模抑制比（CMRR）的核心因素之一。理想差分电路通过对称结构实现共模增益趋近于零，但实际拓扑的非理想性会导致 CMRR 受限。因此，优化电路拓扑结构、提升差分对的对称性和电流源性能，成为突破 CMRR 瓶颈的关键技术路径。

 

 

 

差分电路的发射极（或源极）恒流源输出阻抗（r_o）直接影响共模增益，根据公式 A_c≈-R_c/(2r_o)，r_o 越大，共模增益越小，CMRR 越高。传统镜像电流源的输出阻抗较低，难以满足高 CMRR 需求，因此需采用改进型恒流源结构。威尔逊电流源通过引入额外的晶体管构成反馈环路，能将输出阻抗提升一个数量级，有效抑制共模信号的放大；级联电流源则通过多级晶体管串联，进一步增大输出阻抗，适用于对 CMRR 要求极高的精密电路。对于 MOS 管差分电路，可采用 cascode 结构电流源，利用共栅极晶体管的高输出阻抗特性，显著提升恒流源的带负载能力和稳定性。此外，在恒流源设计中加入温度补偿机制，如串联热敏电阻或采用电流负反馈，能减少温度变化对偏置电流的影响，稳定差分对管的工作点，避免共模增益随温度漂移。

 

 

单端输入 - 双端输出结构能充分利用差分电路的对称特性，CMRR 表现优于双端输入 - 单端输出结构，在无接地限制的场景中应优先采用。对于需要高输入阻抗的应用，可采用共源 - 共栅差分拓扑，既保留了 MOS 管的高输入阻抗优势，又通过共栅极晶体管提升了输出阻抗和带宽特性，使 CMRR 在宽频率范围内保持稳定。仪表放大器的三运放拓扑是提升 CMRR 的经典方案，其通过输入级的两个运放构成对称差分结构，反馈电阻的精密匹配能实现 CMRR 的大幅提升，增益公式 Gain=1+(2R1/Rg) 显示，通过精确控制 R1 与 Rg 的匹配精度，可使整体 CMRR 达到 120dB 以上。在高速差分电路中，可采用平衡传输线拓扑，减少寄生参数对信号对称性的破坏，同时抑制高频段的共模信号耦合。

 

 

在全差分运放电路中，由于缺乏固有共模电压稳定机制，容易出现共模电平漂移，导致 CMRR 下降。CMFB 电路通过检测输出共模电压，并将其与参考电压比较，动态调整差分对管的偏置电流，使共模电平稳定在目标值。设计 CMFB 电路时，需保证足够的带宽和相位裕度，避免影响整体电路的稳定性，同时要确保反馈环路的对称性，不破坏差分电路的平衡特性。基于运算放大器的 CMFB 拓扑结构简单、易于实现，而跨导放大器构成的 CMFB 则具有更快的响应速度，适用于高频场景。

 

 

部分改进型拓扑（如级联电流源）虽能提升 CMRR，但可能导致电路功耗增加或带宽降低，需根据实际应用场景进行权衡。此外，拓扑优化需与元件匹配、布局设计相结合，例如改进恒流源结构后，若电阻匹配精度不足，仍难以充分发挥拓扑优势。通过合理选择拓扑结构、优化恒流源性能及引入共模反馈机制，可使差分电路的 CMRR 突破硬件限制，满足精密测量、高速通信等高端应用的需求。实验数据表明，采用威尔逊电流源和三运放拓扑的组合方案，可使 CMRR 较传统电路提升 30-50dB，显著增强共模干扰抑制能力。