信号完整性仿真作为设计验证的核心环节，能够在制板前预测潜在问题，降低研发风险。现代仿真工具已形成完整的技术体系，其中 Cadence 系列工具以其强大的建模能力和分析功能，成为高速 PCB 设计的主流选择。仿真流程通常分为前仿真（设计规划阶段）和后仿真（布局完成后）两个阶段，前者用于确定拓扑结构和约束参数，后者用于验证实际布局的信号质量。

前仿真的核心是建立准确的传输线模型。在 Cadence 环境中，工程师可通过 Allegro SI 软件构建传输线拓扑，设置关键参数包括：介电常数（FR-4 默认 4.4，高频材料需按 datasheet 修正）、损耗正切（典型值 0.02）、铜箔粗糙度（通常取 1.4μm）和趋肤效应模型。对于差分信号，需定义差分对间距、耦合长度和阻抗目标值（如 100Ω±10%）。通过参数扫描功能，可分析线宽、介质厚度变化对阻抗的敏感性，为布局约束提供数据支持。

模型校准是保证仿真精度的关键。IC 封装模型应优先采用 IBIS-AMI 模型，该模型包含管脚寄生参数和均衡算法，能更准确反映高速芯片的输入输出特性。当缺乏精准模型时，可采用 SPICE 模型替代，但需注意添加封装寄生参数（典型值：电感 0.5-2nH，电容 0.5-3pF）。传输线模型需与 PCB 制造商提供的阻抗测试报告进行对比校准，通过调整介电常数和损耗参数，使仿真阻抗与实测值偏差控制在 5% 以内。

后仿真分析聚焦于实际布局的信号质量验证。主要仿真项目包括：反射分析（查看过冲 / 下冲是否在芯片规范范围内）、时序分析（计算建立 / 保持时间裕量）、串扰分析（评估邻近信号的干扰水平）和眼图仿真（综合评估信号质量）。

眼图仿真能直观反映信号的整体质量。仿真时需设置合适的采样率（至少为信号速率的 10 倍）和叠加周期（通常 100 个 UI），关键评估参数包括眼高（反映信号摆幅和噪声）、眼宽（反映时序裕量）和交叉点偏移（反映信号对称性）。对于 PCIe 4.0 信号（16Gbps），眼高需大于 150mV，眼宽需大于 0.3UI 才能保证可靠传输。当眼图质量不达标时，可通过仿真工具的优化功能自动调整终端电阻值，寻找最佳匹配方案。

仿真结果的解读需要结合设计规范。对于反射问题，需确保所有频点的回波损耗（S11）小于 - 15dB；串扰分析应关注最差情况（最大耦合长度的信号线），近端串扰（NEXT）和远端串扰（FEXT）均需小于 - 25dB。时钟信号的抖动仿真需区分确定性抖动（DJ）和随机抖动（RJ），总抖动（TJ）在 BER=1e-12 时应小于时钟周期的 20%。通过仿真与设计规范的对比，可提前发现问题并优化布局。