初学者必读：PCB设计前的电气规则检查（ERC）与物理规则检查（DRC）设置

电气规则检查（ERC）与物理规则检查（DRC）是PCB设计流程中不可或缺的质量控制环节，二者分别作用于原理图阶段和版图阶段，共同构成设计验证的第一道技术防线。ERC聚焦于电路逻辑完整性与连接合理性，确保原理图无悬空引脚、电源短路、未驱动输入等典型电气错误；DRC则严格约束物理实现的可行性，涵盖线宽/间距、焊盘尺寸、过孔类型、阻抗容差、禁止布线区等制造与装配约束。忽视任一环节均可能导致原型板功能异常、量产良率下降甚至整批报废。

ERC引擎依据器件引脚类型（Input/Output/IO/Bidir/Power/Passive等）、网络连接状态及用户自定义规则进行逐网表扫描。关键检查包括：未连接输入引脚（Unconnected Input Pin）——如MCU的RESET引脚未接上拉电阻或复位芯片，将导致系统无法启动；同一网络存在多个输出驱动源（Multiple Output Drivers）——例如两个OC门输出直接并联而未加外部上拉，可能引发灌电流超标与逻辑冲突；电源网络短路（Power Short）——VCC与GND因误连或符号引脚属性设置错误（如将VDD引脚误设为Passive而非Power）而形成低阻通路。需特别注意：部分“错误”实为设计意图，如模拟开关的双向信号端口常被标记为Bidir，但ERC默认将其视为潜在冲突源，此时应通过ERC抑制标记（No ERC Marker）或修改引脚类型予以豁免，而非盲目忽略警告。

DRC规则绝非通用模板，其数值必须严格对标PCB厂商提供的工艺能力文档（Fabrication Notes）。以主流FR-4多层板为例：最小线宽/线距通常为4/4 mil（0.10/0.10 mm），但若选用高密度互连（HDI）工艺，则可下探至2.5/2.5 mil；而普通工厂可能仅支持6/6 mil。若设计时按2.5/2.5 mil设置DRC却委托标准厂加工，将产生大量违规——不仅影响布线效率，更可能因蚀刻公差导致开路或桥接。实际项目中，建议在PCB项目创建初期即导入厂商的.drf（Design Rule File）或手动配置：Clearance（导线-导线、导线-焊盘、导线-过孔间距）；Width（不同网络的线宽，如电源线设为12 mil，信号线为5 mil）；Hole Size（钻孔直径，需考虑成品孔径=钻孔+电镀层厚度×2）；Plane Connect（内电层热风焊盘连接方式，避免散热不良导致焊接虚焊）。某4层工控板曾因未设置内电层热焊盘，导致BGA芯片大面积虚焊，返工成本超万元。

对于USB 3.0、PCIe、DDR4等高速接口，DRC需叠加信号完整性约束。除基础间距外，必须启用Differential Pair规则组：设定差分对线宽/线距（如100 Ω差分阻抗对应6/6 mil线宽/间距）、长度匹配容差（如±5 mil）、耦合长度占比（建议≥70%）、跨分割区域规避（避免参考平面不连续引发EMI）。Altium Designer中可通过“Object Kind”筛选器定位所有差分对，并批量应用规则；Cadence Allegro则需在Constraint Manager中绑定Net Class。某DDR4内存模块曾因未启用Length Tune规则，导致DQS与DQ信号长度偏差达800 mil，读写时序余量不足，系统频繁出现数据校验错误。

高效调试需建立“原理图→网表→PCB→反馈”的闭环。典型流程为：完成原理图后执行ERC，修正所有红色错误（Warning可酌情处理）；生成网表并导入PCB，立即运行DRC初步扫描；对高亮违规项分类处理——若属设计缺陷（如焊盘太小），直接修改封装；若属规则过严（如BGA扇出区需临时放宽间距），则创建局部规则（Local Rule）覆盖特定区域。工具层面，推荐使用交互式高亮（Cross Probe）：在原理图中点击某网络，PCB自动高亮对应走线；反之亦然，大幅提升定位效率。此外，建议将ERC/DRC报告导出为CSV格式，用Excel筛选高频违规类型，持续优化企业级规则库。

大型团队项目必须将ERC/DRC规则纳入版本控制系统（如Git）。原理图库中的器件符号需统一引脚类型定义；PCB规则文件（如Allegro的psm、Altium的PCBRules）应作为独立文件提交，禁止硬编码到工程文件中。可编写Python脚本调用EDA工具API批量验证：例如遍历所有原理图页，统计每页ERC警告数并生成趋势图；或扫描所有PCB文件，校验DRC Clearance值是否符合当前厂商规范。某通信设备厂商通过此方式将设计迭代周期缩短35%，因规则不符导致的试产失败率降至0.2%以下。

新手易陷入三大误区：一是依赖默认规则，未根据实际板材（如Rogers高频材料介电常数差异）、铜厚（1 oz vs 2 oz影响载流能力）、表面处理（ENIG vs HASL影响焊盘扩展）调整参数；二是忽略隐藏网络，如电源层分割线、Keep-Out层定义的机械禁区未参与DRC校验，导致钻孔落入禁布区；三是混淆ERC与DRC责任边界，例如将“未放置去耦电容”误判为ERC问题——实际该问题属于设计规范范畴，需通过Checklist人工审查或定制化脚本识别。正确做法是：ERC管连接逻辑，DRC管物理实现，而设计规范（Design Checklist）管工程实践。

综上，ERC与DRC并非简单的勾选操作，而是融合了电路理论、制造工艺、信号完整性及项目管理的系统性工程。唯有将规则设置深度嵌入设计流程各环节，结合厂商能力、信号特征与团队规范进行动态配置，才能真正发挥其“质量守门人”价值，为PCB一次成功率提供坚实保障。