数字IC前端设计流程和工具

概述

前端和后端之间的边界在门级网表中定义。

• 前端：逻辑设计，RTL >门级网表。
• 后端：物理设计、门级网表>物理布局。
• 综合：将 RTL 代码转换为门级网表。

典型的网表文件由单元、引脚、端口和网络组成。

综合输入：RTL代码、技术库、约束。

合成输出：栅极级网表（用于布局和布线）、标准延迟格式（用于时序仿真）和合成报告。

功能模拟

功能仿真验证RTL代码的功能正确性，无需任何时序信息。这也称为合成前模拟。常用工具包括 Mentor ModelSim、Synopsys VCS 和 Cadence NC-Verilog。在合成和布局和布线之后，执行带有时序的合成后仿真。

合成

逻辑综合的目标是将HDL代码转换为门级网表。一个常见的工具是 Synopsys Design Compiler （DC）。生成的门级网表用于放置和布线。

测试设计 （DFT）

DFT 在设计中添加了结构以实现测试。常见技术包括：

1. 扫描链：对于顺序电路，它可以测试触发器和组合逻辑。
2. MBIST（内存内置自检）：通过插入内置自检逻辑来测试片上内存资源，例如 ROM 和 RAM。
3. 边界扫描：测试封装 I/O 和芯片到芯片互连。关键组件包括TAP控制器和边界扫描链;JTAG 是边界扫描设计中使用的基本结构。

ATPG（自动测试模式生成）派生要加载到扫描链中的刺激和预期响应序列;这些序列称为测试载体。

DFT 实现硬件结构;ATPG 生成测试载体。

形式验证

形式验证是一种从功能角度根据RTL设计检查合成网表的验证形式。常用的方法是等效性检查，它确保合成不会改变原始 RTL 行为。一个典型的工具是 Synopsys Formality。

静态时序分析 （STA）

STA（静态时序分析）从时序角度验证合成的网表，检查是否存在设置和保持时间违规等违规行为。请注意区别：STA 验证时序，而形式验证验证功能等效性。一个常见的 STA 工具是 Synopsys PrimeTime。